Двухразрядный суммирующий счетчик схема

СУММИРУЮЩИЕ ДВОИЧНЫЕ СЧЕТЧИКИ

В суммирующем двоичном n-разрядном счетчике, состоящем из n триггеров, реализуется счетная последовательность чисел. Эта последовательность начинается с 0. Очередное число в этой последовательности получается прибавлением единицы к предыдущему числу. После того как последо­вательность доходит до максимального числа 2 n -1, она снова проходит через 0 и повторяется. В счетчике с т триггерами число возможных состояний равно 2 n , мо­дуль счета Kc также равен 2 n . Каждому состоянию счет­чика соответствует число в счетной последовательности от 0 до 2 n -1 . Рассмотрим устройство двоичного 3-разряд­ного суммирующего счетчика. В таком счетчике можно реализовать счетную последовательность от 0 до 2 3 —1=7. Последовательность чисел может быть задана совокупностью 3-разрядных двоичных чисел: 000, 001, 010, 011, 100, 101, 110, 111.

Счетчик может быть реализован с использованием двухступенчатых триггеров Т со счетным входом. Схема двоичного 3-разрядного суммирующего счетчика пред­ставлена на рис. 51, а. В этой схеме исходное состоя­ние счетчика устанавливается подачей сигнала по шине «Уст. 0». Триггеры Т изменяют свое состояние с окон­чанием входного сигнала, т. е. после перехода от уровня 1 к 0. Входной сигнал по шине Со подается на счетный вход триггера 1. Работа счетчика может быть описана с помощью временной диаграммы (рис. 51, б).

До начала прихода первого сигнала счетчик находил­ся в нулевом состоянии. Это соответствует наличию уров­ня 0 на выходах Q1, Q2, Q3. С поступлением по шине Со входных сигналов на счетный вход первого триггера начинается работа счетчика. С приходом первого сигна­ла триггер 1 переходит в состояние 1 и на его выходе устанавливается уровень Q=1. Поскольку на счетных входах триггеров 2 и 3 не происходит изменения уровня с 1 на 0, эти триггеры сохраняют состояния Q2=0, Q3=0. С приходом второго сигнала триггер 1 переходит в состояние 0. В момент изменения уровня на его выхо­де с Q1=1 на уровень Q2=0 триггер 2 переходит в со­стояние 1 и на его выходе устанавливается уровень Q2=1. Состояние триггера 3 остается неизменным. Триг­гер 3 перейдет в состояние 1 лишь при поступлении на счетный вход триггера 1 четвертого по счету сигнала. При этом триггер 1перейдет из состояния1 в состоя­ние 0. Переход от состояния 1 к состоянию 0 вызовет изменение уровней от 1 к 0 на счетном входе 2. В ре­зультате триггер 2 также перейдет из состояния 1 в со­стояние 0. Такой переход повлечет за собой изменение уровня от 1 к 0 на счетном входе 3. В результате на выходе Q3 триггера 3 установится, уровень 1. При этом на выходах Q1 и Q2 триггеров 1 и 2 будут уровни 0. Следо­вательно, в счетчике будет зафиксировано число 4 в дво­ичном представлении. Это соответствует фиксации мо­мента поступления четвертого сигнала.

К моменту прихода восьмого по счету сигнала на вы­ходах триггеров Q1, Q2, Q3 будет установлен уровень 1. Поступление восьмого сигнала на счетный вход тригге­ра 1 вызовет изменение его состояния с 1 на 0. В свою очередь, изменение состояния триггера 1 вызовет изме­нение состояния триггера 2, а изменение состояния триг­гера 2 приведет к изменению состояния триггера 3. В результате все триггеры счетчика перейдут в состоя­ние 0. Счетчик будет подготовлен к cчету новой последо­вательности из восьми сигналов.

Условное изображение счетчика приведено на рис. 52.

Работу счетчика можно также представить как процесс суммирования предыдущего значения счетчика с единицей. Такое суммирование вы­полняется по обычным правилам выполнения операции сложения чисел в двоичной системе. При этом можно отметить следующие особенности:

1) если в младшем разряде предыдущего значения счетчика имеется 0, то суммирование изменяет лишь цифру младшего разряда на 1;

2) если в m младших разрядах содержится 1, а в (m+1)-м разряде — 0, то цифры m младших разрядов изменяются на значение 0, а в (m+1)-м разряде—на значение 1.

Рассмотренный счетчик построен на последователь­но соединенных T-триггерах. Каждый последующий раз­ряд счетчика переключается сигналом переноса, форми­руемым на выходе предыдущего разряда. Сигналы для счета подаются на вход триггера самого младшего раз­ряда. Счетчик, построенный таким образом, называется счетчиком с последовательным переносом. Из временных диаграмм (рис. 51, б) видно, что в наихудшем случае новое состояние n-разрядного счетчика устанавливается с задержкой n * t_П, где t_П — время переключения триггера.

Счетчик может быть установлен в нулевое состояние посылкой сигнала по цепи «Уст. 0». С каждым входным сигналом числовое значение в счетчике увеличивается на единицу. С приходом 2 3 сигнала в счетчике устанавли­вается исходное (нулевое) состояние. В рассматривае­мой схеме счетчика процесс переносов также является последовательным. Время задержки переносов растет с ростом числа разрядов в счетчике. Это время задерж­ки ограничивает максимальную частоту подачи сигналов на вход, тем самым ограничивается быстродействие счетчика. Для уменьшения времени задержки распро­странения переносов могут использоваться счетчики с параллельным переносом (рис. 53, а).

Здесь задержка определяется только одной схемой И и не зависит от числа разрядов в счетчике. Необходимо отметить, что такой подход приводит к усложнению счет­чика, поскольку используются элементы И с большим числом входов. Кроме того, необходимость включения в схему счетчика элементов И с нарастающим от разря­да к разряду числом входов нарушает регулярность его структуры. Поэтому при построении многоразрядных счетчиков используются схемы с параллельно-последова­тельным переносом.

Схема счетчика с параллельно-последовательным пе­реносом состоит из группы триггеров, внутри каждой из которой организуется параллельный перенос, а между группами — последовательный. Счетчик, схема которого приведена на рис. 54, состоит из 4-разрядных счетчи­ков с параллельным переносом. На входе каждого тако­го счетчика включен элемент И с пятью входами. В нем формируется сигнал переноса в следующую группу при заполнении предыдущей группы триггеров единицами. Задержка в многоразрядном счетчике будет пропорцио­нальна числу групп в счетчике.

ВЫЧИТАЮЩИЕ И РЕВЕРСИВНЫЕ ДВОИЧНЫЕ СЧЕТЧИКИ

В вычитающих счетчиках с приходом очередного счетного сигнала предыдущий результат уменьшается на едини­цу. В вычитающем двоичном n-разрядном счетчике реа­лизуется счетная последовательность чисел, начиная с 2 n —1 и кончая 0. Очередное число в этой последова­тельности получается вычитанием единицы из предыду­щего числа. После получения значения 0 последователь­ность повторяется. Еще одно отличие вычитающего счет­чика от суммирующего: триггер каждого последующего разряда переходит в другое состояние при сигнале зай­ма, обратном сигналу переноса в суммирующем счетчике.

Поэтому вычитающий счетчик в отличие от сумми­рующего строится так, что со входом каждого последующего триггера соединяется инверсный выход предыдущего триггера. Схема вычитающего счетчика с последовательной передачей переносов приведена на рис. 55

В реверсивном счетчике объединяются схемы сумми­рующего и вычитающего счетчиков. Кроме того, сущест­вует возможность управления направлением счетчика, для чего предусматривается дополнительное КЦУ.

В реверсивном счетчике на Т-триггерах (рис. 56, а) счетные сигналы поступают на вход T-триггера через логические элементы в случае, если они открыты еди­ничными сигналами с выходов предыдущих разрядов. Для счетных сигналов предусмотрены два входа. Если счетчик работает как суммирующий, сигналы счета сле­дует подавать на вход +1. Для вычитающего счетчика сигналы счета подаются на вход —1. На выходе счетчи­ка, обозначенном >15, сигнал появляется при переходе счетчика в состояние с номером 15, в котором все тригге­ры установлены в состояние 1. На этом выходе форми­руется сигнал переноса в следующий счетчик. На выхо­де 12 >

Дата добавления: 2016-05-31 ; просмотров: 3998 ; ЗАКАЗАТЬ НАПИСАНИЕ РАБОТЫ

Цифровые арифметические схемы

В этой главе давайте поговорим об основных арифметических схемах, таких как двоичный сумматор и двоичный вычитатель. Эти схемы могут работать с двоичными значениями 0 и 1.

Двоичный сумматор

Самая основная арифметическая операция — сложение. Схема, которая выполняет сложение двух двоичных чисел, называется двоичным сумматором . Во-первых, давайте реализуем сумматор, который выполняет сложение двух битов.

Полумесяц

Половина сумматора представляет собой комбинационную схему, которая выполняет сложение двух двоичных чисел A и B, состоящих из одного бита . Он выдает две выходные суммы, S & carry, C.

Таблица истинности Half сумматора показана ниже.

Когда мы добавляем два бита, результирующая сумма может иметь значения в диапазоне от 0 до 2 в десятичном виде. Мы можем представить десятичные цифры 0 и 1 одним битом в двоичном виде. Но мы не можем представить десятичную цифру 2 с одним битом в двоичном виде. Итак, нам требуется два бита для представления его в двоичном виде.

Пусть, sum, S — младший значащий бит и перенос, C — старший значащий бит полученной суммы. Для первых трех комбинаций входов, carry, C равен нулю, а значение S будет равно нулю или единице в зависимости от количества единиц, присутствующих на входах. Но, для последней комбинации входных данных, carry, C равен единице, а sum равен нулю, поскольку результирующая сумма равна двум.

Из таблицы Truth мы можем напрямую записать логические функции для каждого вывода как

S = A o p l u s B

Мы можем реализовать вышеуказанные функции с 2-входным вентилем Ex-OR и 2-входным вентилем AND. Принципиальная электрическая схема полумесяца показана на следующем рисунке.

В приведенной выше схеме два входных логических элемента ИЛИ-И и два входных И логических элемента И дают сумму, S и перенос, C соответственно. Следовательно, Half-сумматор выполняет сложение двух битов.

Полный сумматор

Полный сумматор представляет собой комбинационную схему, которая выполняет сложение трех битов A, B и C _в . Где A & B — два параллельных значащих бита, а C _in — бит переноса, который генерируется из предыдущего этапа. Этот полный сумматор также выдает две выходные суммы, S & carry, C _out , которые аналогичны полумесяцу.

Таблица истинности полного сумматора показана ниже.

Когда мы добавляем три бита, результирующая сумма может иметь значения в диапазоне от 0 до 3 в десятичном виде. Мы можем представить десятичные цифры 0 и 1 одним битом в двоичном виде. Но мы не можем представлять десятичные цифры 2 и 3 одним битом в двоичном виде. Итак, нам требуется два бита для представления этих двух десятичных цифр в двоичном виде.

Пусть, sum, S — младший значащий бит и перенос, C _out — старший значащий бит из результирующей суммы. Легко заполнить значения выходов для всех комбинаций входов в таблице истинности. Просто посчитайте количество единиц на входах и запишите эквивалентное двоичное число на выходах. Если C _in равен нулю, то полная таблица истинности сумматора такая же, как в таблице истинной половины сумматора.

Мы получим следующие логические функции для каждого вывода после упрощения.

S = A o p l u s B o p l u s C i n

c o u t = A B + l e f t ( A o p l u s B r i g h t ) c i n

Сумма S равна единице, когда на входах присутствует нечетное число единиц. Мы знаем, что вентиль Ex-OR производит вывод, который является нечетной функцией. Таким образом, мы можем использовать либо два входа Ex-OR с 2 входами, либо один вентиль Ex-OR с 3 входами, чтобы получить сумму S. Мы можем реализовать перенос C _, используя два вентиля И с двумя входами И и один вентиль ИЛИ. Принципиальная электрическая схема полного сумматора показана на следующем рисунке.

Исследование комбинационных сумматоров

Цель:Ознакомление со схемами сумматоров и полусумматоров. Построение различных видов сумматоров, и исследование принципа их работы.

Теоретическое сведения

Сумматор является простейшим цифровым устройством. Это узел ЭВМ, выполняющий арифметическое суммирование кодов чисел, т.е. он предназначен для сложения двух чисел, заданных в двоичном коде. Сравним суммирование десятичных и двоичных чисел:

Правила сложения двоичных и десятичных чисел одинаковы:

1. сложение производиться поразрядно – от младшего разряда к старшему;

2. в младшем разряде вычисляется сумма младших разрядов слагаемых А_i и В_i. Эта сумма в данной системе счисления может быть записана однозначным числом S₁ либо двухзначным числом P₁S₁. Функция P называется переносом;

3. во всех последующих разрядах находиться сумма данных разрядов слагаемых A_i и B_i, причем при P_i-1=1 к этой сумме добавляется единица (в числовых примерах, приведенных выше, этот случай выделен жирным шрифтом, результат сложения в i-м разряде записывается в виде однозначного S_i или двухзначного P_iS_i числа.

Таким образом, в каждом разряде необходимо найти сумму A_i, B_i и P_i-1 (если P_i-1=1), т.е. определить S_i и P_i. По числу входов различают полусумматоры, одноразрядные сумматоры (ОС) и многоразрядные сумматоры.

Рис. 1. Схема полусумматора

Рис. 2. Схема полусумматора с использованием стандартной схемы сложения по модулю 2

Полусумматораминазываются устройства с двумя входами и двумя выходами, на которых вырабатываются сигналы суммы и переноса. Полусумматор реализует лишь часть задачи суммирования, так как не учитывает входной величины – переноса из соседнего младшего разряда в данных(см. рис. 1 и 2). В таб.1 приведена таблица истинности полусумматора. На рис.3 приведена временная диаграмма работы полуссуматора.

Таб. № 1.Таблица истинности полусумматора

Рис. 3. Диаграмма работы полусумматора

Логические уравнения: S=x^*y+x*y^ P=x*y

Одноразрядный двоичный сумматор состоит из двух комбинационных схем: одна формирования S_i, вторая для определения P_i. (см. рис. 4 и 5). Многоразрядный сумматор строится на основе одноразрядных в соответствии с правилами сложения.

Рис. 4. Схема однорязрядного двоичного сумматора

Рис. 5. Диаграмма работы однорязрядного двоичного сумматора

Одноразрядные сумматоры имеют три входа и обеспечивает сложение разрядов слагаемых и переносом из предыдущего разряда. (см. таб. 2).

Таб. № 2Таблица истинности сумматора

S=y1+y2+y3+y4
Y1=x1^*x2^*x3
Y2=x1^*x2*x3^
Y3=x2^*x3^*x1
Y4=x1*x2*x3
Pi+1=y1+y2+y3+y4
Y1=x1^*x2*x3
Y2=x1*x2^*x3
Y3=x1*x2*x3^
Y4=x1*x2*x3

Минимизируя данные уравнения по формулам алгебры логики, построим сумматор в Electronics Workbench.

В зависимости от характера ввода-вывода кодов и организации переносов многоразрядные сумматоры бывают последовательного и параллельного принципа действия.

В последовательном сумматоресложение кодов осуществляется, поразрядно начиная с младшего разряда с помощью комбинационного сумматора на три входа. Образующийся в данном разряде перенос Рj+1 задерживается на время tэд и поступает на вход Pj сумматора в момент поступления следующего разряда слагаемых. Таким образом, последовательно разряд за разрядом производиться сложение кодов чисел. Достоинством последовательного сумматора является простота аппаратурной реализации, а недостатком — достаточно большое время суммирования(см. рис.6). На рис.7 приведена временная диаграмма, иллюстрирующая работу последовательного сумматора.

Рис. 6. Схема последовательного сумматора

Рис.7. Диаграмма работы последовательного сумматора

В параллельном сумматоредостигается более высокое быстродействие. Суммируемые коды поступают на входы сумматора одновременно по всем разрядам. Для этого в каждом разряде используется комбинационный сумматор на три входа, на выходах которого образуются значения суммы Sj данного разряда и переноса Pj+1 в старший разряд. В процессе распространения сигнала переноса устанавливается окончательное значение суммы в каждом разряде. Очевидно, что в течение этого времени на входах сумматора присутствуют сигналы Xi, Yi, соответствующие суммируемым кодам. Максимальное по времени суммирование получается в том случае, когда перенос, возникший в первом разряде, распространяется по всем разрядом (например, при сложении кодов 11..11 и 00..01). В параллельном сумматоре обычно применяются различные способы ускорения переноса (параллельный перенос, групповой и т. п. На, приведена временная диаграмма, илылюстрирующая работу последовательного сумматора.

4. Спроектировать цифровую схему сравнения двухразрядных двоичных чисел А=B;

Проектирование восьмиразрядного сумматора

В данном материале представлена презентация на тему «Проектирование восьмиразрядного сумматора». Презентация предлагалась студентам специальности 09.02.01. «Компьютерные системы и комплексы»

Скачать:

Предварительный просмотр:

Подписи к слайдам:

Проектирование восьмиразрядного сумматора Автор О.В. Королёва

Сумматор – это схема, которая предназначена для суммирования двух входных двоичных n — разрядных кодов. Операция вычитания заменяется сложением слов в обратном или дополнительном коде. Операции умножения и деления сводятся к реализации многократных сложений и сдвигов. Поэтому сумматор является важным компонентом любого арифметико- логического устройства. Сумматор состоит из элементарных подсхем, которые называются одноразрядными сумматорами.

Классификации сумматоров: по числу входов (полусумматоры, одноразрядные сумматоры, многоразрядные сумматоры). по способу сложения (параллельные, последовательные, параллельно-последовательные ) по организации хранения результатов (комбинационные, накапливающие, комбинированные) по организации переноса между разрядами (с последовательным переносом, со сквозным переносом, с параллельным переносом, с комбинированным переносом) по разрядности – в зависимости от того, сколько разрядные числа могут суммироваться и т. д .

Одна из важных характеристик сумматора – разрядность. Разряды подразделяются на знаковые и цифровые. Знаковые разряды содержат знак числа, цифровые содержат число, над которым выполняется операция сложения. Цель данного курсового проекта – проектирование восьмиразрядного сумматора ± А ± В, который будет показывать сумму двух чисел на семисегментных индикаторах.

Кодирование отрицательных чисел Для выполнения арифметических операций двоичные числа кодируются специальными машинными кодами: прямыми, дополнительными и обратными, позволяющими заменить операции вычитания операциями суммирования, что упрощает построение арифметическо-логических устройств . Модифицированные коды В отличие от обычных машинных кодов в модифицированных кодах под знак числа отводится два разряда: плюс изображается двумя нулями, а минус — двумя единицами. Это весьма удобно для выявления переполнения разрядной сетки, которое может получиться при сложении чисел с одинаковыми знаками.

Схема реализована в программе Electronics Workbench На рисунке 1 представлена разработанная схема сумматора:

Данная схема содержит несколько блоков. Блоки представлены на рисунке 2. Схема блока KEY (ключа) Схема блока XOR ( одна из логических функций Булевой алгебры – сложение по модулю 2 )

Схема блока S1 Схема блока S _ AB

Схема блока S _ Z Схема блока S 1_ AB Схема блока XOR _ AB

Принцип работы: пользователь с помощью размыкания или замыкания ключей формирует на выходе элемента A _ B двоичные кода двух чисел, затем каждый двоичный код числа переводиться из прямого в обратный элементом XOR , элементы S 1 переводят двоичный код числа из обратного в двоичный, затем два числа складываются с помощью элемента S _ AB , а полученная сумма переводиться из дополнительного двоичного кода в прямой через элементы XOR _ AB , S 1_ AB и результат выводиться на индикаторы. В порядке: сначала знак, десятки, потом единицы Кнопки: 1, 2, 3, 4 — полубайт первого числа; 5, 6, 7, 8 — полубайт второго числа, С и V — знак первого и второго числа соответственно. Например, чтобы сложить -4 и 6 нужно нажать: С, 3 и 6, 7. Сумматор сложит два числа и результат выведет в шеснадцатиричном виде — 4+6=2( HEX ).

В данном курсовом проекте была реализована схема восьмиразрядного сумматора, которая была смоделирована в программе Electronics Workbench . СПАСИБО ЗА ВНИМАНИЕ